在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast，clk，一个是slow，clk，分别用于处理串行数据和并行数据，但是如果LVDS的速率比较低时，另外想通过去掉PLL来节省功耗时，也可以直接用lvds，......