电子 发烧友网报道（文/黄晶晶）针对主机内存模块RDIMM的 芯片 组处置打算，bus不时以来有着深沉的技术实力，可提供 寄存器 时钟 驱动器 （RCD）、 电源治理 芯片、串行 检测 集线器（SPD Hub）、 温度传感器 等全套处置打算。而这些运行于主机畛域的内存技术也逐渐走向客户端畛域。 应运而生 Rambus内存互连芯片业务部门 产品 营销副总裁John Eble先生引见，在过去，用于台式机和上班站的无缓冲 DIMM 以及用于笔记本 电脑 的 SO-DIMM 都没有增强 信号 完整性的逻辑电路。间接将最多四个差分时钟驱动到 DIMM 和该模块上的汇合。然而，时钟源自一个功耗十分大的 SoC，其中有很多 电源 噪声。时钟信号须要逃离密集的 CPU 引脚区域，穿过主板，向上抵达 DIMM 插槽，再到 DIMM 上的目的 DRAM。随着速度越来越高，因为电源、感应颤抖串扰和经过衰减惹起的颤抖加大等起因影响，单位比特期间内引入的颤抖量也会参与。这使得同步内存 接口 的时序估算收敛成为一个真正的应战。 右侧图中以蓝色突出显示的5客户端时钟驱动器是一种信号完整性时序增强芯片CKD。它可以复原DIMM上各个DRAM 的时钟幅度和时序保真度。在单相锁环形式下，CKD 接纳来自 CPU 的单个时钟，复原时钟的幅度，经过锁相环（PLL）增加颤抖，而后输入四个洁净的正本。此外，CKD 取代从 CPU到模块高达 4 个衔接的需求。这可以增加 CPU 引脚和功耗，并可以简化主板布线。因为 DDR5 模块是双通道的，因此还有一种双锁相环形式，其中 DIMM 的两半可以彼此独立地运转。还有一个时钟锁相环旁路形式，用于向后兼容。CKD 关于在DDR5速度 6400MT/s 及以上坚持时钟信号完整性至关关键。 Rambus DDR5 CKD 的特性 Rambus推出齐全兼容的 DDR5 客户端时钟驱动器产品允许高达7200MT/s 速度的 CUDIMM 和 CSODIMM，实用于未来几代客户端。这些高带宽 DIMM 将首先引入台式机和笔记本电脑，允许 人工默认 、游戏和内容创作。下图是CSODIMM的示用意，其中突出显示Rambus CKD 和 SPD Hub芯片组处置打算。 在单 PLL 形式下，CKD 将接纳一个时钟，在双 PLL 形式下接纳两个时钟，并依据 DRAM 容量和性能驱动最多四个 高精度 输入时钟。CKD 可以经过其和I3C 边带接口启动性能和拉取，该接口由 SPD Hub启动缓冲。“Rambus DDR5 CKD的关键长处是超低颤抖时钟。正是 Rambus 处置打算为 DRAM 提供的低随机颤抖和低确定性颤抖，参与了整个系统时序门路的裕量。这关于成功高速率来说十分关键。”John Eble剖析说。该器件带来的其余长处或价值包括更高振幅的时钟，从而在 DRAM 上取得更大的电压裕量。CKD 可以经过消弭 CPU 中的额外时钟来潜在地降落系统功耗并缓解电路板布线应战。另外，CKD 还包括一个低功耗待机形式，这关于笔记本电脑系统至关关键。还有一个双通道锁相环形式，可以优化系统性能和效率。下图表将RCD产品与新颁布的CKD器件启动了比拟。CUDIMM 的概念很大水平上是 RDIMM的增加版本，RDIMM已在主机中经常使用多年。不同之处在于RDIMM缓冲时钟信、命令和地址总线信号，而CUDIMM中的CKD只缓冲时钟信号。 如今，Rambus不只为主机RDIMM 提供芯片组处置打算，而且还与关键的DRAM和SOC供应商协作，推出用于CUDIMM 和 CSODIMM的新型客户端芯片组。 的供应长处 Rambus大中华区总经理苏雷先生表示，咱们一站式处置打算均来自于自研，每一个部件的know how可以明晰地对模组 厂商 的产品设计、debug调测等给出倡导和协助。咱们为客户提供的诸多价值关键表现于三点，首先是 DIMM 级别的持重互操作性。经过领有完整的芯片组，咱们可以确保从早期的设计阶段到验证，芯片都可以在 DIMM 上无缝地协同上班。可认为客户提供高水平的验证和安心保证。第二个长处是专一的客户允许。第三，因为内存模块的芯片供应商泛滥，保养持重供应链的 认证 矩阵或许会成为一个相当大的累赘。经过完整的芯片组处置打算而不须要少量的芯片级性能的交叉组合。这种宽泛的产品阵容使Rambus 成为牢靠的供应商，确保优化性能、增强持重性并缩短客户的上市期间。 运行趋向 随着大模型运行越来遍及，对内存高性能、低提前、高牢靠性、高容量的需求更强。比如最近在中国有一款十分火的游戏，清楚带动了包括内存在内的一系列 配件 规格 的诉求。后续可以预感这样的需求导向会是常态化的，内存的模组厂也将借助CKD芯片进一步优化产品的性能，从而差异化自身的模组产品。沿着这样的运行需求，内存势必会对CKD 等产品启动降级，甚至对架构和内存设计启动更改。这类相关规范正在由JEDEC组织制订。Rambus也会踊跃介入这些未来内存规范的制订，并为行业提供尖端内存芯片和处置打算。
内存条3600mt/s是什么意思
等于7200MHz。 内存的频率，大家自然想到3200MHz、3600MHz这种规格，以MHz频率做单位来定义内存的性能规格。 DDR内存的电平信号可沿时钟信号的上沿和下沿进行两次信号传输，1秒周期内的时钟信号高低电平切换一次计算为1Hz，1MHz=1000KHz=Hz等于1秒内高低电平信号切换100万次。 MT/s全称 Million Transfers Per Second意为每秒百万次传输，1T/s和1Hz，这两个单位前者指的是每秒做了一次传输，后者指每秒1时钟周期。 又因DDR信号每个时钟信号传输2次，所以实际的传输速率为1Hz=2T/s，1MHz=2MT/s。 第一代DDR内存频率是DDR 133MHz，那个时代DDR内存并非RAM的唯一选择，为了有效宣传DDR内存其双倍速率的特性，当时的市场发明了“effective clock rate（等效频率）”的概念，将时钟频率乘以2代表实际的传输频率，单位仍是MHz。 这实际上混淆了时钟频率和传输速率两个概念，但市场和消费者对于“MHz”这个单位具有更高的接受度，所以这种混淆的概念一直沿用至今。 在DDR5发布后，JEDEC的态度有了一些变化，内存性能规格的单位选择了MT/s为主，英特尔和金士顿、美光、威刚、芝奇等PC行业的领头企业也纷纷跟进该策略，将内存性能的衡量单位改为了MT/s。 简单说，MT/s可以与等效频率直接画等号，但因为等效频率本身就是一个不精准的表达，所以正确的说法应该是1MHz=2MT/s，即DDR内存（包含DDR-DDR5）的传输速率是时钟频率的2倍。
电脑内存条的作用、类型以及内存插槽的知识
内存条的作用
内存是电脑中的主要部件，它是相对于外存而言的。 我们平常使用的程序，如WindowsXP系统、打字软件、游戏软件等，一般都是安装在硬盘等外存上的，但仅此是不能使用其功能的，必须把它们调入内存中运行，才能真正使用其功能，我们平时输入一段文字，或玩一个游戏，其实都是在内存中进行的。 通常我们把要永久保存的、大量的数据存储在外存上，而把一些临时的或少量的数据和程序放在内存上。 其是连接CPU 和其他设备的通道，起到缓冲和数据交换作用。 当CPU在工作时，需要从硬盘等外部存储器上读取数据，但由于硬盘这个“仓库”太大，加上离CPU也很“远”，运输“原料”数据的速度就比较慢，导致CPU的生产效率大打折扣！为了解决这个问题，人们便在CPU与外部存储器之间，建了一个“小仓库”—内存。
内存条类型和接口
一、DIMM（双inline记忆模块，双列直插内存模块）SDRAM接口；SDRAM dimm 为168Pin DIMM结构，如下图。 金手指没面为84Pin，金手指上有两个卡口，用来避免插入接口时，错误将内存反方向插入导致烧毁。
不可否认的是，SDRAM 内存由早期的66MHz，发展后来的100MHz、133MHz，尽管没能彻底解决内存带宽的瓶颈问题，但此时CPU超频已经成为DIY用户永恒的话题，所以不少用户将品牌好的PC100品牌内存超频到133MHz使用以获得CPU超频成功，值得一提的是，为了方便一些超频用户需求，市场上出现了一些PC150、PC166规范的内存。
尽管SDRAM PC133内存的带宽可提高带宽到1064MB/S，加上Intel已经开始着手最新的Pentium 4计划，所以SDRAM PC133内存不能满足日后的发展需求，此时，Intel为了达到独占市场的目的，与Rambus联合在PC市场推广Rambus DRAM内存（称为RDRAM内存）。 与SDRAM不同的是，其采用了新一代高速简单内存架构，基于一种类RISC(Reduced Instruction Set Computing，精简指令集计算机)理论，这个理论可以减少数据的复杂性，使得整个系统性能得到提高。
二、DDR内存，DIMM DDRAM内存接口采用184pin DIMM结构，金手指每面有92pin，如下图所示（DDR内存金手指上只有一个卡口）
有184针的DDR内存（DDR SDRAM）
SDRAM 内存条
芯片和模块
标准名称 I/O 总线时脉 周期 内存时脉 数据速率 传输方式 模组名称 极限传输率
DDR-200 100 MHz 10 ns 100 MHz 200 Million 并列传输 PC-1600 1600 MB/s
DDR-266 133 MHz 7.5 ns 133 MHz 266 Million 并列传输 PC-2100 2100 MB/s
DDR-333 166 MHz 6 ns 166 MHz 333 Million 并列传输 PC-2700 2700 MB/s
DDR-400 200 MHz 5 ns 200 MHz 400 Million 并列传输 PC-3200 3200 MB/s
利用下列公式，就可以计算出DDR SDRAM时脉。
DDR I/II内存运作时脉：实际时脉*2。 （由于两笔资料同时传输，200MHz内存的时脉会以400MHz运作。 ）
内存带宽=内存速度*8 Byte
标准公式：内存除频系数=时脉／200→*速算法：外频*（除频频率／同步频率） （使用此公式将会导致4%的`误差）
三、DDR2内存，DDR2接口为240pin DIMM结构。 金手指每面有120pin，与DDR DIMM一样金手指上也只有一个卡口。 但是卡口的位置与DDR内存不同，因此DDR内存条是插不进DDR2内存条的插槽里面的。 因此不用担心插错的问题。
一款装有散热片的DDR2 1G内存条
DDR内存插槽
DDR2 能够在100MHz 的发信频率基础上提供每插脚最少400MB/s 的带宽，而且其接口将运行于1.8V 电压上，从而进一步降低发热量，以便提高频率。 此外，DDR2 将融入CAS、OCD、ODT 等新性能指标和中断指令，提升内存带宽的利用率。 从JEDEC组织者阐述的DDR2标准来看，针对PC等市场的DDR2内存将拥有400、533、667MHz等不同的时钟频率。 高端的DDR2内存将拥有800、1000MHz两种频率。 DDR-II内存将采用200-、220-、240-针脚的FBGA封装形式。 最初的DDR2内存将采用0.13微米的生产工艺，内存颗粒的电压为1.8V，容量密度为512MB。
各类DDR2内存条的技术参数
标准名称 I/O 总线时钟频率 周期 存储器时钟频率 数据速率 传输方式 模块名称 极限传输率 位宽
DDR2-400 100 MHz 10ns 200 MHz 400 MT/s 并行传输 PC2-3200 3200MB/s 64位
DDR2-533 133 MHz 7.5 ns 266 MHz 533 MT/s 并行传输 PC2-4200
PC2-4300 4266 MB/s 64 位
DDR2-667 166 MHz 6 ns 333 MHz 667 MT/s 并行传输 PC2-5300
PC2-5400 5333 MB/s 64 位
DDR2-800 200 MHz 5 ns 400 MHz 800 MT/s 并行传输 PC2-6400 6400 MB/s 64 位
DDR2-1066 266 MHz 3.75 ns 533 MHz 1066 MT/s 并行传输 PC2-8500
PC2-8600 8533 MB/s 64 位
现时有售的DDR2-SDRAM已能达到DDR2-1200，但必须在高电压下运作，以维持其稳定性。
四、DDR3内存条
第三代双倍资料率同步动态随机存取内存（Double-Data-Rate Three Synchronous Dynamic Random Access Memory，一般称为 DDR3 SDRAM），是一种电脑内存规格。 它属于SDRAM家族的内存产品，提供了相较于DDR2 SDRAM更高的运行效能与更低的电压，是DDR2 SDRAM（四倍资料率同步动态随机存取内存）的后继者（增加至八倍），也是现时流行的内存产品。
DDR3相比起DDR2有更低的工作电压， 从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit预读升级为8bit预读。 DDR3目前最高能够1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。 在Computex大展我们看到多个内存厂商展出1333Mhz的DDR3模组。
A-DATA出品的DDR3内存条（DDR SDRAM）
各类DDR2内存条的技术参数
标准名称 I/O 总线时脉 周期 内存时脉 数据速率 传输方式 模组名称 极限传输率 位元宽
DDR3-800 400 MHz 10 ns 400 MHz 800 MT/s 并列传输 PC3-6400 6.4 GiB/s 64 位元
DDR3-1066 533 MHz 712 ns 533 MHz 1066 MT/s 并列传输 PC3-8500 8.5 GiB/s 64 位元
DDR3-1333 667 MHz 6 ns 667 MHz 1333 MT/s 并列传输 PC3- 10.6 GiB/s 64 位元
DDR3-1600 667 MHz 5 ns 800 MHz 1600 MT/s 并列传输 PC3- 12.8 GiB/s 64 位元
DDR3-1866 800 MHz 42/7 933 MHz 1800 MT/s 并列传输 PC3- 14.4 GiB/s 64 位元
DDR3-2133 1066 MHz 33/4 1066 MHz 2133 MT/s 并列传输 PC3- 64 位元
DDR2和DDR3的区别
逻辑Bank数量，DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。 而DDR3很可能将从2GB容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
封装（Packages），DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。 并且DDR3必须是绿色封装，不能含有任何有害物质。
突发长度（BL，Burst Length），由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可透过A12位址线来控制这一突发模式。 而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
寻址时序（Timing），就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提升。 DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。 DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。 另外，DDR3还新增加了一个时序参数──写入延迟（CWD），这一参数将根据具体的工作频率而定。
新增功能──重置（Reset），重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。 DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。 这一引脚将使DDR3的初始化处理变得简单。 当Reset命令有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。 在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。 所有内部的程式装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。 这样一来，将使DDR3达到最节省电力的目的。
新增功能──ZQ校准，ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。 这个引脚透过一个命令集，经由片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与终结电阻器（ODT，On-Die Termination）的终结电阻值。 当系统发出这一指令之后，将用相对应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。
xdr2的XDR2 DRAM的设计精华——MT架构
XDR2在设计之初就着眼于图形显示卡应用领域，而在这一应用领域中，常用到的访问操作与PC机上的主内存有所不同，那就是经常会访问一些小容量的离散数据集合，因此有必要对这类应用进行优化。 XDR2架构的一大创新就是针对这一操作进行架构优化，Rambus将其称之为微线程架构（Micro-Theaded，MT）。 对此，Rambus用原来的RDRAM架构与XDR2进行了对比。 我们知道，RDRAM有两个数据通道（Data Pins），每个通道位宽为8bit。 RDRAM的一个逻辑Bank由两个子Bank组成，每个子Bank各接有一个数据通道，合计16bit。 在工作时，两个子Bank同时寻址并将各自的数据传向数据通道A与数据通道B。 如图1所示。 假设行寻址命令的间隔周期是8ns（指在发出行寻址命令8ns后才能向其他逻辑Bank发送新的行寻址命令），列命令间隔周期是4ns（发出列寻址命令4ns后才能向其他Bank发送新的列寻址命令），而数据通道中的传输周期为0.25ns（4GHz），由此计算出，在一次行访问间隔内，数据通道共传输了32次数据（8ns/0.25ns），数据通道A+B的位宽为16bit，因此共计512bit的数据，即64字节；而在一次列访问间隔中，共传送16次数据（4ns/0.25ns），数据通道A+B的总带宽为256bit，即32字节。 这就是传统RDRAM结构所体现的一次行访问容量与一次列访问容量（也可称之为访问颗粒度），也就是说传统的RDRAM核心在一次行访问间隔中至少要传输64字节的数据，而在一次列访问间隔中，至少要传输32字节的数据。 如图2所示。 但是，在显卡的应用中，这样大的颗粒度往往会造成带宽的浪费，因为在访问一个图形对象时，一般用不到如此大的数据量，这与图形应用的特点有很大的关系。 当我们把DRAM中的一行拿出来以列访问容量为单位做成一个二维表格时，我们就能清楚地看到显示卡在访问一个三角形的数据时所进行的寻址情况，如图3所示。 假设需要访问的是由6个像素组成的三角形（3D绘图的基本单元就是不同大小的三角形），每个像素占用4个字节（典型的RGBA/32bit格式），那么，这6个像素组成的三角形就是24个字节的容量。 虽然对于一个列访问容量为32字节的DRAM架构来说，一个列访问容量就包括了一个三角形，但是，三角形的数据并不是存放于一个列中的，就像在屏幕中，组成三角形的像素不会是线性排列的一样，因此，在访问这些数据时，就需要访问多个列（因为图形数据是线性写入显存的，这就造成了三角形各像素是分布式存储的）。 从图3可以看出，对于6像素的三角形来说，至少要访问2列，最多要访问4列，而对于4列来讲，就相当于读取128字节，但这其中只有24字节是需要的，其他的数据就白白地占用传输带宽与时间。 所以，要想提高内存在显卡应用中的效率，在提升传输频率的同时还要有效降低访问颗粒度，而这就是MT架构的设计初衷。