本次技术分享引见VeriStand的口头机制以及该机制下 信号 传输的提前，当 仿真 测试对信号提前有必定要求时，思考VeriStand口头机制的影响是必要的，如今请追随小编的步调一同窗习吧！
本文 教程 ：
VeriStand口头机制
一、 配件 单点采样
VeriStand参与通道时自动经常使用的是配件单点采样形式，该形式下采集数据不会在缓存中逗留期待，这是由于配件单点采样形式不带缓冲机制，无需期待采集到特定个点数后再读取。
在VeriStand中设置配件单点定时采集时，将经常使用机箱背板提供的 时钟 来同步和AO 。如下图，配件定时同步降级 I/O形式下AI采集的值经过了R、P、W步骤后，须要期待下一次性时钟的回升沿能力由AO输入，即AI、AO操作须要与时钟信号对齐。
二、VeriStand的上班机制和提前
1、并行口头形式
在并行口头形式下，经常使用配件定时同步降级 I/O，AI和AO须要与时钟对齐，AO输入的是上一次性PCL主循环（Primary Control Loop）中AI读取并经模型处置的值，所以存在一个PCL口头期间的提前，关于10k 模拟 频率的状况，提前为100μs。
详细原理如上图，模型的口头结果间接传输到下一PCL主循环，AI、AO都对齐来自机箱背板的时钟信号成功同时口头，但AO输入的是上一个PCL的口头结果，环节中有一个PCL口头周期的提前。
2、低提前口头形式
低提前口头形式下，AI采集到值并经过模型运算后立刻传到AO输入，无需期待到下一次性PCL再启动AO输入；AI在采样时钟的回升沿启动采集，AO期待接遭到模型口头结果后输入，AI到AO的提前约等于模型口头期间（数据的配件传输期间不超越1us）。
此时AI依然严厉对齐时钟，然而AO的降级期间由失掉模型处置结果后对AO赋值的期间节点选择，由于模型的口头速度不是准确恒定，AO的输入节奏会有颤抖，能否发生不良影响由详细状况而定。
3、模型口头顺序Execuonder
当须要口头多个模型且模型之间有数据传递，模型的口头顺序设置会对提前发生较大影响。
还记得之前教程出现过的Execution Order吗，在这里可以设置模型的口头顺序，口头前后顺序按Group分组，自动会把一切模型放到同一分组并行口头。上方经过示用意展现模型口头的机制，论断基于验证明验推导而来。
3.1 模型的并行口头
首先看自动的模型并行口头的状况，假定三个模型从上到下依次传递数据。
三个模型同组的口头机制如上图所示，相似于前文形容的 输入、模型、输入 并行口头形式，只不过这里变成了模型1、模型2、模型3并行口头，即三个模型照旧是同时口头，但每次传递数据到下一个模型都必定期待下一次性PCL主循环。
所以，若VeriStand设置为并行口头，三个模型均在同一Group，则上图中PCL n启动了AI采集并立刻传输给模型1运算，经过传递，最终在PCL n+2中由模型3输入最终计算结构，并在下一次性的PCL n+3中由AO输入，AI到AO有三个PCL周期的提前。
同理，假设VeriStand设置为低提前形式，三个模型依然是在同一Group，那么AI到AO的提前=两个PCL口头周期+模型3的口头耗时。
3.2 模型的分步口头
当模型被布置到前后按顺序口头的一个个Group时，模型的口头机制就相似于上文中形容的VeriStand低提前口头形式。
如上图所示，三个模型不是并行口头，其依照设置的Group顺序前后启动。
若VeriStand设置为并行口头，模型口头顺序依照分组前后口头：AI在PCL n开局时采集，经过三个模型计算，运算结果在PCL n+1开局时由AO输入，AI到AO的提前为一个PCL周期。
若VeriStand设置为低提前形式，模型口头顺序依照分组前后口头：AI在PCL n开局时采集，经过三个模型计算，运算结果在第三个模型口头完结后立刻由AO输入，无需期待到下一次性PCL主循环，AI到AO的提前约等于三个模型的计算耗时。
4、试验验证
感兴味的小同伴可以参考上图的原理设计一个试验来验证本文所提到的两种口头形式的原理和提前。其中，信号出现器发生三角波输入到AI 0，VeriStand采集到AI 0的数据后映射到模型，模型不扭转值并间接输入到AO 0，AO 0输入电压到AI 1，将AI 0、 AI 1、AO 0显示在波形显示面板。
上图统计了各设置下口头时AI 0到AO 0的试验实在提前，本次试验的VeriStand指标频率是1k，1ms等价于1个PCL周期，大家可以自己推导一下实践提前做对比；两设置陈列组合下一切状况的提前都符正当论预设的预期。
以上就是本次分享的一切内容啦，欢迎大家留言探讨，交换分享！
原文题目：VeriStand 口头机制
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