马书英，付东之，刘轶，仲晓羽，赵艳娇，陈富军，段光雄，边智芸 （华天科技（昆山） 电子 有限 公司 ） 在此特意道谢！
摘要：
随着电子技术的高速开展，更高密度、更小型化、更高集成化以及更高性能的封装需求给 半导体制造 业提出了新的应战。由于物理限度， 芯片 的性能密度已到达二维封装技术的极限，不能再经过减小线宽来满足高性能、低功耗和高 信号 传输速度的要求；同时，开发先进节点技术的时期和老本很难控制，该技术的成熟须要相当长的时期。摩尔定律曾经变得无法继续。为了延续和逾越摩尔定律，芯片平面堆叠式的三维硅通孔（TSV） 技术已成为人们关注的焦点。综述了TSV 结构及其制造工艺，并对业内典型的TSV运行技术启动了剖析和总结。
0 引言
芯片是 信息 社会开展的基石，在 人工默认 、高性能计算和/6G 通讯 等关键畛域施展着关键的作用，作为数字经济中的“硬 科技 ”，芯片开展正失掉史无前例的注重。而人们对高速、高密度、小尺寸和多性能电子器件的需求推进了3D集成封装技术的开展。
3D 封装是将不同性能的芯片异质集成到一个封装体中，信号从芯片的侧面传递到反面，成功了堆叠的多层芯片之间（如 图像传感器 、、、存储器）的信号传输，为高性能计算、等提供更小的封装尺寸、更高的互连密度和更好的性能[1]，3D 集成技术的运行与前景如图1所示。3D集成技术中芯片之间的互连形式关键有引线键合、球栅阵列和TSV，而经常使用TSV转接板启动3D集成曾经在多款上流 产品 中失掉运行。典型产品包括 三星 量产的基于TSV和微凸点互连的64 GB和 英特尔 驳回Foveros 3D 封装技术的Lakefield 处置器 。华天科技有限公司开发的硅基埋入扇出三维封装（eSinC）技术，经过重布线（RDL）和Via-LastTSV技术将不同工艺节点或不同性能的芯片集成到1个封装体中，可以成功三维异质异构集成封装。三星推出的3D 封装技术X-Cube 驳回TSV 技术启动不同芯片之间的通讯衔接，可以将S存储芯片堆叠到主芯片上方，增加芯片面积，提高集成度，驳回该技术封装成功的芯片领有更弱小的性能以及更高的能效比。台积电提出的3D 系统级集成单芯片（So）技术的凸点间距最小可达6 μm，是3D 封装的最前沿技术。显而易见，未来经常使用的 电子产品 中，驳回TSV硅转接板启动3D集成的 芯片封装 比例会越来越高。目前用于三维互连与集成技术的TSV 直径约为5~10 μm，深宽比约为10∶1。与其余技术的开展方向相似，TSV的直径、间距、深度以及微凸点的尺寸和节距等关键尺寸亟需增加。目前更小尺寸和更细节距的TSV 技术（如直径为1~3 μm）已在研发中，未来有望成功亚微米直径的TSV。量产的重布线技术中的最小线宽和间距约为2 μm/2 μm，未来也会逐渐增加到亚微米水平。增加关键尺寸可以在提高集成密度的同时改善产品性能。
本文引见并比拟了Via-Fit、Via-Middle、Via-Last3种不同的TSV集成打算，针对TSV技术中的各个外围步骤做了详细的讲述，综述了硅通孔三维互连与集成技术在3D晶圆片级芯片规模封装（WLCSP）、3D扇出封装（FO）、2.5D CoWoS和3D IC 先进封装畛域成功运行的范例，论述以后技术现状并讨论存在的技术难点及未来开展趋向。
1 TSV结构、性能和集成流程
1.1 TSV定义和基本结构
TSV 是1 种衔接硅晶圆上、下两面并与硅基板和其余通孔绝缘的电信号互连结构。硅通孔的来源要追溯到1958 年William Shockley 放开的一项名为“ 半导体 晶圆及其等效化方法”的专利，其目的是经过硅通孔将上、下2 片晶圆衔接起来，如图2（a）所示[2]。依据TSV 的定义，可以知道TSV的基本结构关键包括穿透硅基板的导电填充物及与侧壁的绝缘层，如图2（b）所示。为了成功硅基板上上方的 电气 互连，同时还须要侧面和反面的互连层，以成功信号的互连和再散布。
1.2 TSV工艺流程概述
TSV 工艺流程包括多种方法，关于三维 集成电路 而言，TSV工艺分为Via-First、Via-Middle、Via-Last，其中Via-Last 又分为晶圆侧面的后孔（Front SideVia-Last）及从晶圆反面的后孔（Bk SideVia-Last）技术。Via-First型普通是指先在硅晶圆上加工TSV，而后再加工其余包括电路的器件，目前关键指TSV 转接板的制造，在TSV 制造之后不再加工有源器件，间接加工互连层；Via-Middle 型普通是指TSV 在器件加工与后道互连加工之间构成，是目前IC工厂关键驳回的打算，很多机构将TSV 转接板的加工也归为Via-Middle型；Via-Last 是指TSV 在一切IC工厂工艺成功之后启动，可以由晶圆级封装工厂独立成功，是目前TSV产业化最为成熟的打算之一。图3形容了不同TSV工艺流程的步骤[3]。
1.3 Via-First工艺
Via-First工艺是指在器件结构制造之前先启动通孔结构制造的1种通孔工艺方法。晶圆上先构成通孔结构，并在孔内堆积高温电介质（热氧堆积或化学气相堆积），而后填充掺杂的多晶硅，最后经过化学 机械 抛光（CMP）去除多余的多晶硅。这种方法准许经常使用高温工艺来制造绝缘化的通孔（即高温SiO2钝化层）并填充通孔（即掺杂的多晶硅）[4]。由于多晶硅通孔的高 电阻 率，Via-First工艺并未被宽泛用于有源器件晶圆。经常使用Via-First 工艺的图像传感器和 微机 电系统产品数量有限，关于这些运行，通孔尺寸较大（大于100 μm），因此掺杂多晶硅通孔的电阻是可以被接受的。
在Via-First 方法中，TSV 在晶圆的器件侧构成，而后启动键合和减薄处置。TSV可以在一开局就引入到器件流程中，这象征着热负载没有限度。Via-First工艺中掺杂了少量多晶硅，这让设备具备了在制造初期集成TSV的才干。多晶硅准许经常使用高热负载，这在 高压 状况下是一个关键好处，由于它准许经常使用热氧化物作为隔离资料。低电阻率是TSV填充资料的关键点之一，在后端中其余资料如钨也可以用于Via-First方法。
1.4 Via-Middle工艺
TSV 可以成功从有源侧到芯片反面的电衔接，为其提供最短的互连门路，并为最终的3D 集成发明途径。TSV 可以在IC 制造环节的不同阶段成功，而Via-Middle 工艺运行在前端器件制造工艺（FEOL）之后、后端器件制造工艺（BEOL）之前，可以成功高质量、高牢靠的三维互连。
zzaron 是最早提出Via-Middle方法的人之一，他演示了在FEOL 处置之后成功埋入式W-TSV触点，而后在BEOL中互连堆栈[5]。2006 年，BEYNE[6]提出了1 种经常使用铜TSV 的Via-Middle 方法和1种芯片到芯片或芯片到晶圆的堆叠方法，被大少数半导体公司作为三维集成流程的参考。2011年，IMEC在300 mm晶圆上推出了直径为5μm、深度为50 μm、深宽比为10∶1的合乎行业规范的Via-Middle TSV 模块[7]。2016年，BEYNE[8]进一步提出了直径为5 μm、深度为50 μm 的TSV 三维集成技术，同时提出了1种用于预测设备应力影响的验证模型。多层三维模具堆叠组件如图4 所示，经常使用铜TSV 作为微凸点，将芯片热压键合（TCB）到模具侧面的电镀微凸点上，并间接将其用于3D 芯片堆叠，可失掉间距为20 μm、直径为5 μm、深度为50 μm的6层TSV堆叠组件。
Via-Middle工艺的关键步骤如图5所示。它由光刻、TSV 刻蚀、氧化层堆积、分散阻挠层和种子层堆积、TSV 镀铜和铜退火、CMP 组成。该技术已运行在2.5D及3D封装等多种上流封装畛域。Xilinx公司[9]将Via-Middle技术运行在产品上，制造了具备数千个节距为45 μm微凸点的硅中介层测试芯片。硅中介层厚度为100 μm，经过节距为180 μm 的C4 凸点装置在尺寸为42.5 mm×42.5mm 的基板上，优化了TSV 制造工艺步骤和装置在无铅微凸点TSV中介层上的大型逻辑芯片的组装工艺，以及元件在无机衬底上的组装形式，Xilinx 的FPGA 产品芯片剖面图如图6（a）所示。美光公司经常使用Via-Middle型硅通孔和复杂的键合封装技术构建DRAM和逻辑存储器堆栈，参与宽带，改善信号提前，减小芯片尺寸[10]，美光公司HMC产品示例如图6（b）所示。SK 海力士公司经过Via-Middle工艺制备了8 GB 堆叠高带宽内存（HBM），经过在HBM DRAM 中性能间接存储 端口 和各种逻辑测试单元，存储器能够在Chip-on-Wr（CoW）水平上口头TSV缺点修复，大大提高了测试的牢靠性[11]。
1.5 Via-Last工艺
最经常出现的Via-Last TSV集成流程与Via-First TSV和Via-Middle TSV 集成流程相似，区别在于，Via-LastTSV 在键合晶圆平台上成功[12]，图7（a）为Via-Last 工艺流程图。首先将晶圆与玻璃启动暂时键合及整面减薄，联合光刻工艺和干法刻蚀工艺制备直孔刻蚀形貌，接着驳回化学气相堆积制备绝缘层，以及驳回干法刻蚀成功氧化硅刻蚀，紧接着用物理气相堆积法堆积金属种子层，电镀填充硅通孔后，用化学机械抛光除去外表金属，随后堆积金属种子层、光刻线路、整面电镀、除去光阻和刻蚀金属种子层，从而构成线路。此流程的1 个好处是RDL 线宽/ 线间距与Via-LastTSV 单点工艺有关，精细的RDL（2 μm/2 μm）仅受光刻工艺和湿法刻蚀工艺的限度。但是，在暂时键合晶圆上启动CMP是本流程的一个应战，文献[13]中有针对性的讨论和剖析。一个应战是CMP后晶圆边缘的铜残留物难以去除；另一个应战是TSV 图案使暂时键合晶圆上的CMP平均性差。除此之外，其还存在制形老本相对较高的疑问。
另一种Via-Last TSV 流程可以单步成功TSV 线路[14]，图7（b）是此流程的工艺流程图。这一流程中构成金属种子层之前的流程与普通Via-LastTSV 分歧；在构成金属种子层之后，对线路启动光刻、整面电镀、除去光阻和刻蚀金属种子层，一步构成线路。此流程工艺便捷，老本低，但是RDL线宽、线间距的工艺才干有限（>5 μm）。通常，TSV电镀铜时须要厚的金属种子层，因此，在电镀铜成功后须要启动较长时期的湿法蚀刻来消弭种子层。除非能够成功对湿法蚀刻工艺的良好控制，否则在经过长时期湿法蚀刻后，当线宽、线间距都<5 μm时，线路或许会塌陷。
另一种BEOL雷同可以单步成功TSV 线路，工艺流程如图7（c）所示。首先将晶圆与玻璃启动暂时键合及整面减薄，而后联合化学气相堆积法、光刻工艺和氧化硅刻蚀工艺制备具备线路图形的绝缘层，接着驳回光刻工艺、干法氧化硅刻蚀和干法硅刻蚀制备直孔形貌，同时驳回干法刻蚀成功氧化硅刻蚀，紧接着用物理气相堆积法堆积金属种子层，电镀填充硅通孔后用化学机械抛光消弭外表金属，构成线路。这种集成流程可以成功十分细的线宽和线间距，但是老本或许很高。此外，这种Via-Last TSV 流程还面临暂时键合晶圆上CMP不平均的疑问，因此须要对暂时键合工艺启动优化[15]，须要特定的键合技术和键合胶来处置在CMP中观察到的疑问。
还有一种替代CMP的TSV工艺流程，其具备以下好处：1）可成功精细的RDL线宽、线间距（＜2μm）；2）不须要CMP 工艺，因此对暂时键合技术和键合胶没有要求；3）CMP工艺被更廉价的湿法蚀刻工艺所取代，因此老本较低。这种无CMP 的流程与普通Via-Last TSV流程相似，其中CMP工艺被湿法蚀刻工艺所取代，详细流程如图7（d）所示。TSV深孔电镀后，由湿法蚀刻工艺取代CMP 消弭铜笼罩层和铜/ 钛PVD种子层，而后启动铜退火，并构成RDL[16]。驳回湿法蚀刻工艺替代CMP，工具和资料老本可降落约8%。这使其成为更具老本效益的Via-Last TSV 集成流程之一，与TSV 和RDL单步电镀流程相当。此外，由于用于RDL 电镀的铜种子层更薄，此种无CMP 的Via-Last TSV 集成流程还可以构成精细的铜RDL 线宽、线间距（＜2 μm）。
TSV 填充金属有3 种形式：齐全填充、侧壁填充和半填充。齐全填充TSV RDL如图8（a）所示，适用于高密度TSV运行[17]；半填充TSV RDL如图8（b）所示，在一些钻研中有提到[18]。侧壁填充TSV RDL 如图8（c）所示，在TSV 侧壁笼罩1层线路，可用于线路相对不密集的状况[19]。
综上所述，基于TSV 工艺在整个 芯片制造 流程中的相对位置，干流的TSV 工艺可分为Via-Middle 和Via-Last 2 条路途。Via-Middle 是目前干流IC 工厂加工TSV 选择的集成打算，关键运行于包括TSV 转接板和预埋TSV 的芯片。而在Via-Last型集成打算下，TSV 在一切芯片制造工艺之后启动，其可以从反面加工也可从侧面加工，目前产业界关键是从反面加工TSV，与侧面焊盘间接构成电互连通道。其最典型的产品运行是CMOS图像传感器（CIS）。
2 TSV单元工艺
2.1 TSV刻蚀技术
硅刻蚀来源于MEMS新产品开发需求，因其气体解离水平很高，又被称为深度反响离子刻蚀（DRIE）。
最罕用的DRIE 工艺被称为“ 博世 ”工艺[20]。该工艺交替经常使用短步骤的六氟化硫（SF6）等离子体来极速且各向异性地消弭硅、短步骤的八氟环丁烷（C4F8）等离子体堆积来包全侧壁。在用SF6启动下个刻蚀步骤的第一步时， 聚合 物层将在特征底部被移除。由于经常使用“F”自在基启动硅刻蚀，该工艺能提供十分高的刻蚀选择比和蚀刻速率。除了SF6和C4F8以外，硅刻蚀环节的起因如偏置比频率、压强、气流量、温度和占空比等 参数 ，也会影响刻蚀形貌。
由于TSV 的深度为50~300 μm，即使刻蚀速率高达10 μm/min,300 μm 的TSV 也须要30 min 才干齐全刻蚀。因此，经常使用基于氟化学反响的等离子 驱动器 ，无利于相对极速地成功硅刻蚀，制备垂直硅通孔；当然，假设制造环节过于保守，硅通孔的形貌会遭到清楚影响，出现清楚缺陷。经常出现的硅刻蚀侧壁缺陷为毛糙度大、硅缺口（Notch）和“微草”，这些缺陷会间接影响TSV集成的电性体现。
在TSV中，毛糙的扇形轮廓会给后续的金属填充带来疑问。轮廓角度和侧壁外表毛糙度在大少数运行中是十分关键的，硅刻蚀用于硅模具制造时，扇贝锯齿形轮廓会形成脱模艰巨，所以制备平滑的直孔形貌关于硅刻蚀运行十分关键。为了尽量减小直孔侧壁的扇形锯齿轮廓，制备垂直且润滑的通孔，有钻研尝试在干刻蚀后用氢氧化钾（KOH）和异丙醇（IPA）启动湿刻蚀以促使外表平滑，降落侧壁毛糙度，但此工艺较复杂，没有被宽泛运行。在干法刻蚀步骤中参与氧气也可以促使外表更润滑，但会降落刻蚀的选择性[21-22]。传统的刻蚀工艺配方会发生100~200 nm 的侧壁扇贝锯齿。对刻蚀环节启动优化，以就义侧壁轮廓角度为代价来增加钝化时期，侧壁纹波可到达10 nm左右，但是此时硅形貌属于斜孔。刻蚀速率随着深度的参与而降落（负载效应），沟槽侧壁上部的扇贝比下部的扇贝更深、间距更远，也就是说，外表毛糙度随着深度的参与而降落。因此，硅通孔刻蚀时，驳回稳态一步法去成功第一局部刻蚀，而后驳回时期复用法刻蚀到最终深度，以增加沟槽侧壁毛糙度。但是，用这种方法制成的TSV刻蚀形貌有2种工艺之间的清楚过渡[23]，如图9所示。
扇贝锯齿轮廓与许多工艺参数相关。钻研发现，在坚持通孔垂直的前提下，当环节控制良好时，扇贝剖面上的峰谷距离可在50 nm 左右；同时发现功率与压力的比值对扇贝的状态有严重影响，二者比值越大，扇贝的外形越润滑；另外，正当经常使用C4F8堆积包全层可以有效降落侧壁毛糙度。为了克制侧壁扇贝锯齿的发生，刻蚀和钝化周期通常只维持几秒钟（约3~5 s）。由于逗留时期短，循环步骤会造成气体在转变环节中出现堆叠和混合。人们以为，等离子体环境中的这种气体混合会促成副产物聚合。但是，这种气体的混合或许会使经过扭转刻蚀和钝化周期控制轮廓变得艰巨。因此，有时在刻蚀和钝化步骤之间会引入第3个步骤以齐全排出反响物气体。通常证实，参与第3步无利于控制刻蚀形貌。刻蚀轮廓随着沟槽深度或纵横比的变动而变动，处置这一疑问的适用方法是创立1个多步骤工艺配方，依据深度扭转偏置功率或直流偏置电压。直流偏置电压随着刻蚀步骤时期的变动可以改善全体轮廓，但不同步骤之间的轮廓或许存在清楚的过渡，因此，参与更多的步骤或随时期始终变动的直流偏置电压可以取得更平滑的轮廓。
Notch缺口是直孔刻蚀中经常出现的现象，缺口指的是由于电荷积攒在硅与下垫层的边界上发生的不凡横向刻蚀，它只出当初硅上方有介电层的中央。最后，在MEMS 制造的绝缘体结构上刻蚀硅时可以观察到Notch缺口，其中绝缘体层散布在晶圆的反面。在某些硅通孔运行中，刻蚀中止层通常是SiO2 或SiN，被用于防止冷却氦走漏，但在晶圆刻蚀时或许会引入Notch缺口。当存在清楚的微加载时，缺口会变得愈加严重，由于加载成果须要过度的过度刻蚀，在刻蚀中止泄露后会继续刻蚀一段时期，以准许齐全肃清整个晶圆上的硅。防止发生过大缺口的第1种方法是在过刻蚀时期经过参与堆积步骤的长度来参与聚合物的厚度；第2种方法是参与离子刻蚀机的真空腔室压力，当压力参与时，离子能量降落，造成聚合物的溅射率低，从而减小了缺口的尺寸；还有一种方法是调整等离子刻蚀机的电极功率，将加载功率从延续式改为分段的间歇式或刹时的脉冲式，当加载功率不延续时，在有功率段硅通孔内出现离子电荷反响，无功率段硅通孔内离子电荷流失，从而有效控制了硅通孔内的离子电荷，最终有效控制硅通孔的底部缺口。
微草是刻蚀后在底部外表残留的聚合物构成的硅微柱。处置这个疑问的方法是参与偏置功率消弭基础聚合物；但参与偏置功率或许会发生一些反作用，较高的偏置功率或许会破坏侧壁上的钝化层，在侧壁上构成瓶状形貌。另外，经过参与刻蚀步骤时长也可以控制微草疑问。其余可以增加微草的参数包括温度、电感 耦合 等离子体（ICP）功率和压力。当温度较低（-10 ℃）时，钝化层堆积速率高，刻蚀速率低，或许发生微草，而较高的温度有助于微草的肃清。由于钝化层堆积水平的不同，微草也会遭到特征尺寸或长宽比的影响。小启齿孔型由于孔底较难堆积钝化层，出现微草的或许性较小；大启齿孔型由于孔底容易堆积钝化层，极易出现微草现象。
除了侧壁缺陷以外，文献[24]报道了3种在TSV刻蚀环节中形成硅侧壁和外表缺陷的机制：第1 种是由于在钝化步骤和刻蚀步骤之间的过渡阶段残留的聚合气体的介入，构成的向下的外表缺陷；第2种是由于刻蚀剂攻打硅和侧壁聚合物之间的界面，构成的向上的外表缺陷（虽然侧壁聚合物的厚度足以包全硅外表，但假设不迭时将刻蚀步骤切换到钝化步骤，则外表会无法能防止地发生缺陷）；第3种是经过硅各向异性刻蚀，由于不良的聚合物堆积或侧壁聚合物外部的空隙构成的海绵状外表缺陷。这3种外表缺陷被以为是影响TSV集成和封装牢靠性疑问的关键起因。
2.2 TSV侧壁 绝缘技术
TSV 侧壁须要绝缘，防止金属和硅之间出现短路，这对器件的牢靠性至关关键。通常状况下，TSV的介电绝缘层须要良好的台阶笼罩敌对均性，以保障高击穿电压、低漏 电流 、不开裂、低应力和工艺温度相容性。TSV中金属与硅之间的电绝缘层的制备驳回了不同的工艺。由于SiO2易于在硅外表堆积而被宽泛用作绝缘体，许多氧化环节如热氧化、等离子体增强化学气相堆积（PECVD）和亚大气化学气相堆积（SACVD）曾经被宽泛钻研。由于在高压和低堆积速率下分子平均自在程参与，热氧化工艺和SACVD工艺提供了十分高的步骤笼罩率和分歧性。但是，这2种方法有一些清楚的缺陷。热氧化工艺在700~1 100 ℃高温下启动，台阶笼罩率100%，SACVD驳回O3/TEOS在400℃下堆积SiO2，工艺温度比热氧化工艺稍低，台阶笼罩率大略50%，但是由于MEMS 和CMOS等器件中经常使用的资料之间的热收缩系数不婚配，较高的温度或许造成额外的应力及挫伤，无法驳回高温工艺；另外，Via-Last TSV 经常使用暂时键合技术，而暂时胶的耐温性约为200℃；因此，热氧化工艺和SACVD工艺无法运行于Via-Last TSV 工艺中。另外，SACVD 工艺堆积SiO2的速率低，氧化膜通常存在拉伸应力，不利于器件的牢靠性。PECVD TEOS 工艺可在高温（<200 ℃）下启动，剩余压应力小，堆积速率高，十分适宜运行在Via-Last TSV 集成工艺中。因此，虽然PECVD TEOS膜的台阶笼罩率（10%~30%）相对较低，但仍被宽泛运行于TSV 中介质绝缘层的制造[25-26]，PECVD TEOS 工艺SEM图如图10所示。
2.3 TSV微孔金属化技术
微孔金属化成功器件的信号互连，是TSV 的外围技术之一。金属层普通由阻挠层、种子层和导电层组成，阻挠层用于阻挠线路金属与器件金属的相互分散，防止金属分散后出现分层；种子层是导电层的预备层，经过金属离子化及二次溅射等技术成功深孔上金属资料的延续笼罩，确保后续电镀工艺的有效启动；导电层是金属线路的电信号传导层。阻挠层和种子层的制造普统统过物理气相堆积或许电化学润色技术成功，其中钛和钽为最罕用的阻挠层资料，铜和铝为最罕用的种子层，铜为最罕用的导电层。硅通孔方向的种子层的厚度散布会有差异，影响硅通孔填充金属时电流密度的散布，进而影响硅通孔的填充成果[27-29]。
硅通孔的电镀铜填充有多种形式：理想的自底向上成长形式、等壁成长形式、蝴蝶结型成长形式和“V”型成长形式等。由于受电场在孔内散布和物质分散才干的影响，普通状况下深孔启齿处堆积速度较快，容易构成有孔洞的深孔填充。因此，在硅通孔电镀填充液里通常参与减速剂、克制剂、整平剂等来控制孔内各处堆积铜的速度，以成功硅通孔的无孔洞填充。也有学者钻研在无参与剂的状况下应用脉冲电镀技术成功硅通孔的无孔洞填充[30-33]。
综上所述，TSV 刻蚀技术的难点是改善3种缺陷：扇贝、缺口和微草。TSV侧壁绝缘技术的关键点是控制堆积温度、放慢堆积速率、优化侧壁笼罩率和降落成膜剩余压应力。TSV微孔金属化技术的重点是阻挠层、种子层和导电层，需关注硅通孔内金属的填充成果。TSV刻蚀技术、TSV侧壁绝缘技术和TSV微孔金属化技术是TSV技术的3大外围，间接影响着TSV技术实践运行中的电性能和牢靠性体现。
3 基于TSV的先进封装技术
3.1 3D WLCSP技术
半导体产业将硅通孔技术宽泛运行于影像 传感器 的晶圆级芯片封装（WLCSP），因此，带有三维平面硅通孔技术的晶圆级芯片封装也常被称为三维晶圆级芯片封装技术（3D WLCSP）[34]，应用高密度硅通孔技术成功影像传感器与外部信号的互连。
一种影像传感器的封装工艺流程如图11 所示。先以光玻璃为原资料，依据不同器件的感光区差异和芯片尺寸差异，制备不同的空腔玻璃，而后将空腔玻璃与晶圆启动压合。经过研磨或干法刻蚀对硅基启动减薄，先经过光刻和刻蚀制造出硅基结构，再制备钝化层，关上金属Pad 后重布线路、包裹阻焊剂、制备锡球，最后切割成单颗芯片[35]。针对不凡的 光学 要求会经常使用不凡玻璃，或许在硅基外表的局部区域（对应于影像传感器的感光区域）制备1 层 红外 遮挡层（IR-Block）。
晶圆键合是一项成熟的工艺，其中，玻璃作为原资料，用光刻技术在玻璃上制备空腔，用滚筒上胶或丝网印刷的形式使得键合胶平均散布在玻璃空腔的外表，再将玻璃空腔与晶圆启动压合，最终使芯片的感光区被玻璃空腔包全起来。影像传感器的玻璃载板普通经常使用光玻璃，当透光率要求较高时会经常使用增透镀膜玻璃，包括单面镀膜和双面镀膜2种类型。
为了成功硅通孔，先将晶圆研磨减薄到要求的厚度，再经过刻蚀形式进一步减薄并消弭外表应力。非键合类硅基普通只有研磨减薄，但键合类晶圆在研磨后须要用干法刻蚀消弭应力，而干法刻蚀厚度要依据芯片的空腔比来确定。经过光刻形式将晶圆外表整面盖住，曝光显影出图形，而后经过干法等离子刻蚀工艺刻蚀出硅结构。
在重布线之前，驳回PECVD 工艺堆积SiO2作为第一层钝化层。由于键合胶的耐热性较差以及键合空腔的存在，间接限度了PECVD 工艺的温度条件，因此，CIS封装普通驳回高温PECVD工艺。在重布线之前，驳回光刻胶作为第二层钝化层，可以参与绝缘成果。钝化胶驳回喷胶的形式成功，在有结构的硅外表构成钝化层，再经过曝光、显影将芯片Pad 位置关上，由于孔有必定的深度，钝化层的启齿依据硅基深度和Pad启齿启动设计。
在钝化胶构成后，用氧化层刻蚀方法将芯片Pad下层的氧化层刻蚀洁净（将Pad 关上），再驳回金属RDL的形式将芯片的信号引出。先经过物理气相堆积在晶圆上堆积一层种子层，再整面电镀一层金属铜，之后光刻出线路，光刻可采取喷涂或许旋涂形式，喷涂形式更稳固，作业成果更好。光刻之后，刻蚀金属构成线路，而后镀上镍和金，构成金属包全层。
在RDL成功之后，驳回Spin 或许Print 工艺对晶圆外表的金属线路涂布一层阻焊剂启动包全，经过曝光显影将焊盘关上。在阻焊层构成焊盘启齿后，用植球的形式在上方做出锡球，锡球的直径和高度与产品的焊盘启齿及所用锡球的直径相关。最后将整片晶圆切割成单颗芯片，成功封装。
3.2 3D FO技术
2018年，华天科技基于硅基扇出型封装（eSiFO）技术推出三维系统集成技术eSinC。eSinC技术也可称为3D FO三维扇出系统级封装技术，是在硅基扇出型封装技术的基础上，应用高密度TSV 构成高低芯片信号互联传输的技术。该技术成功集成了多芯片嵌入、暂时键合、RDL布线、浅近宽比TSV 和芯片三维堆叠等关键工艺。
三维堆叠eSinC封装如图12所示。1个或几个良品Die被嵌入到单个eSinC封装中，经过光刻、溅射与电镀工艺在eSinC 封装的侧面和反面构成2 层RDL，再构成微凸点和TSV 通孔用于成功3 个独立eSinC封装与 嵌入式 芯片之间的电信号互联。eSinC 技术不只可以在单个封装内成功多芯片的互连，还可以成功不同封装之间的互连。
图13为三维堆叠eSinC的工艺流程图，在侧面设置RDL和微凸点后，经过暂时键合技术将晶圆与玻璃键合到一同，在反面制造TSV、RDL、微凸点以构成信号互联。
eSinC侧面制造工艺流程关键包括在硅片上构成空腔、埋入芯片、干膜填充、RDL 布线、构成微凸点或焊盘。经过刻蚀工艺在硅外表构成空腔。空腔的长度和宽度由嵌入的芯片尺寸选择，经过工艺优化，总厚度变动可以控制在5 μm 之内。在空腔构成环节中，腔内底部凸点是不被准许的，由于会形成芯片的歪斜或裂纹。经过PECVD工艺在外表堆积氧化层，作为RDL与硅载体之间的绝缘层。经过优化氧化膜的应力来控制重构晶圆的翘曲。
eSinC 反面制造工艺流程关键包括暂时键合、构成TSV、RDL布线以及构成锡球。经过Bosch刻蚀工艺取得指标TSV 以构成电性互连，优化PECVD 工艺使得氧化层笼罩率到达必定规范，从而防止氧化层堆积缺陷惹起的漏电疑问。干膜填孔技术进一步改善了晶圆外表平坦度，起到包全晶圆外表的作用；经过光刻、电镀等工艺构成RDL多层线路并构成锡球用于电性号输入。最后经过激光解键合技术将玻璃解离切割后失掉eSinC成品。
3.3 2.5D封装技术
2.5D 封装是一种介于2D 封装和3D 封装之间的先进封装技术，经过带有TSV 垂直互连通孔的转接板，将若干个经过微凸点键合在转接板上的芯片与封装基板间构成互连。同时，转接板上的RDL也可成功芯片之间的互连。
2.5D封装技术可成功和内存芯片的异构集成，多年来已在许多产品中失掉运行。2.5D 封装的关键特点是有硅中介层，经过其中的TSV 衔接异构IC芯片（如和HBM）和构建基板。如图14所示，芯片模块由ASIC/ 逻辑模组、HBM、硅中介层、微铜柱、中介层反面铜柱、下填料和成型化合物组成。2.5D 封装有多种工艺流程。对性能继续增强的需求须要更大的中介层面积，以便能够与更多的ASIC 芯片和HBM联合。但是，当中介层尺寸参与时，资料的CTE错配惹起的芯片模块翘曲不容易控制。业界曾经钻研了其热翘曲行为和相应的处置打算，以提高在基板上黏贴大型模压中介层的倒装工艺的良率和牢靠性。
在2.5D封装中，驳回TSV 有以下好处：1）能提供更短的电路衔接，大幅提高信号的传输速度；2）能成功高密度、浅近宽比衔接，领有更多的信号通道；3）能替代效率低下的引线键合形式，使信号传输速度更快、功耗更少，并保障传递功率的分歧性；4）能使高密度堆叠成为或许，领有更高的封装密度，有效降落老本。
2012 年，基于TSV 和硅转接板技术，台积电开发了名为“CoWoS”的2.5D 先进封装技术。其驳回一种TSV/RDL中介系统，整个封装由1块无源硅中介层、TSV、RDL和没有TSV的芯片组成。这块蕴含TSV的无源硅中介层用于支持高性能、高密度、细间距芯片，其RDL用于芯片之间的横向通讯，如图15所示。
图16显示了/TSMC设计和制造的样品。无源中介层中有45 μm 间距的二十多万个微凸点和至少0.4μm 间距的4层RDL（3个铜大马士革层和1个铝层）。CoWoS技术目前曾经少量运行在、GPU、AI减速器、FPGA等上流芯片封装上[39]。
3.4 3D IC技术
3D 集成是将薄芯片与TSV 和微凸块堆叠在一同，而3D硅集成是将薄晶圆/芯片独自与TSV 堆叠，即无凸点键合。与3D IC集成相比，3D硅集成的好处是：1）更好的电气性能；2）更低的功耗；3）更小的尺寸；4）更轻的质量；5）更高的产量。3D IC/硅集成最有力的支持者是1965 年诺贝尔物理学奖得主理查德·费曼。他在1985年的演讲《未来的计算机器》中提到：计算才干的另一个改良方向是使物理机器三维化，而不是所有放在芯片外表上。这可以分阶段成功，而不是一次性性成功———你可以有几层，而后随着时期的推移参与更多的层。
2018年底，英特尔宣布了一项名为Foveros的3D芯片堆叠技术。它应用大型硅载体来集成多个芯片，并且经过将有源器件集成到硅载体中而不同于无源硅中介层。SoC（例如CPU、GPU 和LP4）被划分并被宰割成芯粒（Chiplet），例如CPU被宰割成1 个大CPU 和4 个小CPU，如图17 所示。这些芯粒经过CoW工艺面对面地堆叠在有源TSV 中介层上，芯粒与逻辑芯片的互连形式为微凸点，芯片与封装基板之间的互连形式是C4 凸点，封装基板与之间的互连形式是焊球，最终封装构成PoP结构。
图18 显示了台积电的前端系统集成芯片（SoIC）技术以及传统的3D集成芯片与倒装 芯片技术 。可以看出，SoIC 与3D IC 的关键区别在于SoIC是无凸点的，并且芯粒之间的互连是铜-铜混合键合。SoIC的组装工艺可以是Wafer-on-Wafer （WoW）、CoW 或Chip-on-Chip（CoC）的混合键合。
SoIC芯片是垂直混合键合的，倒装芯片是二维并排组装的。SoIC技术具备比倒装芯片技术更好的电气性能，如图18（b）所示。可以看出，驳回SoIC技术的拔出损耗简直为零，远小于驳回倒装芯片技术的拔出损耗。图18（c）显示了不同封装技术的凸点密度，如倒装芯片、2.5D/3D IC、SoIC 和SoIC+等。可以看出，SoIC可以以极高的密度到达超细间距，且没有来自细间距倒装芯片组装的牢靠性疑问。
综上所述，TSV 技术是芯片垂直堆叠互连的关键技术。此前，芯片之间的大少数衔接都是水平的，TSV的降生让垂直堆叠多个芯片成为或许。TSV技术成功了硅通孔的垂直电气互连，减小信号提前，降落 电容 、电感，成功芯片的低功耗、高速通讯，参与带宽和成功器件集成的小型化。3D WLCSP、3D FO技术、2.5D封装技术、3D IC 技术无一不是对TSV 技术运用的更新与改造。
4 完结语
在后摩尔时代，随着芯片制程工艺逐渐迫近物理尺寸极限，3D封装正成为优化芯片集成度和性能的关键技术路途。硅通孔三维互连技术是成功3D 封装的关键技术。本文报道了硅通孔三维互连技术的外围工艺以及基于TSV构成的泛滥先进封装集成技术。构成TSV关键有Via-First、Via-Middle、Via-Last 3大技术路途。TSV 硅刻蚀、TSV 侧壁钝化、TSV 电镀等工艺是TSV技术的外围，是选择TSV性能的关键。本文还引见了TSV 技术在3D WLCSP、3D FO、2.5D 封装和3DIC等先进封装畛域的详细运行。人工 默认 时代的来到对芯片封装提出了更高的要求。TSV技术已成为人工默认、高性能计算及默认驾驶等畛域飞速开展必无法少的关键基石。
人工智能芯片先进封装技术
智能时代的芯片封装革命：先进技术引领AI算力与效能</
在科技竞争激烈的今天，人工智能（AI）芯片作为驱动行业发展的关键，其算力提升和功耗降低的关键因素在于先进的封装技术。 这些技术包括硅通孔（Silicon Through-Silicon Vias, TSV）、异构集成和Chiplet等，它们共同塑造了AI芯片的未来。
AI芯片多元化：架构与优势</
AI芯片家族繁多，从GPU的图形处理大师，到FPGA的灵活定制者，再到ASIC的专用高效引擎，以及新兴的类脑芯片，每一种都有其独特优势。 GPU在图形处理方面表现出色，FPGA尽管技术复杂但能快速适应变化，而ASIC专为特定应用设计，成本低且性能强大。 类脑芯片则致力于模仿人脑思维，正处于研发的探索阶段。
封装技术的挑战与突破</
目前，国际巨头如英伟达和英特尔主导了GPU和FPGA市场，中国虽在高端通用芯片上尚有差距，但AI技术本土化进程迅速，如自动驾驶等应用场景中展现实力。 国产芯片崛起，如寒武纪等企业，推动了封装技术的革新。 封装技术经历了从元件插装到2.5D/3D封装的飞跃，如台积电的InFO技术，利用RDL实现了高效和低功耗的FO封装，日月光的FOCoS则提供了Chip First和Chip Last的两种解决方案，优化了信号完整性。
FOCoS的50mm大扇出尺寸，以及eSiFO的低成本和低翘曲特性，分别在高密度整合和可靠性方面发挥重要作用。 长电科技的XDFOI封装技术，结合2.5D TSV-less设计，为FPGA和GPU等提供了高性能与成本效益的平衡。
集成技术的创新</
2.5D封装技术如英特尔的EMIB，通过硅桥实现芯片间的高效互联，减少TSV需求。 台积电的CoWoS封装则利用硅中介层提供多种类型的选择。 三星的I-Cube技术更进一步，支持异构集成。 3D集成技术，如台积电的SoIC、英特尔的Foveros和三星的X-Cube，通过TSV连接不同层，为小型设备带来了巨大潜力。 Chiplet技术通过拆分复杂SoC，实现了异构集成的灵活性和成本节约。
封装挑战与解决方案</
面对封装过程中的晶圆翘曲、焊点可靠性和TSV可靠性问题，行业正积极寻求解决方案。 TSV的挑战在于性能与热量管理，研究方向包括新材料、新型结构设计和工艺改进。 RDL可靠性问题则涉及热失配、电可靠性等问题，通过材料选择、工艺优化和设备升级来提升。
AI芯片市场前景看好，复合增长率高达29.3%，低功耗、开源和通用智能芯片成为未来发展方向。 通过算法调整，AI芯片的灵活性得以增强，先进封装技术如TSV和RDL的市场价值预计将超过440亿美元，成为推动行业发展的新引擎。
芯片封装领域的专家如田文超和谢昊伦等人在《半导体封装工程师之家》分享他们的洞见，共同探索和推动这一技术领域的持续进步。
推进半导体技术发展的五大趋势
过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。 这些增长将继续为高性能计算市场领域开发新应用程序。
首先，5G将让数据量呈指数级增长。 我们需要越来越多的服务器来处理和存储这些数据。 2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。 它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。 在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。 例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。
第二个主要驱动因素是移动SoC——智能手机芯片。 这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。
除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。 这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。 我们将这些创新归纳为半导体技术的五大发展趋势。
趋势一:摩尔定律还有用，将为半导体技术续命8到10年…
在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。 这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。
在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。 在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。 最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。 这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。
Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。 随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。 改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。
为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。 目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。
除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。 如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。 然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。 这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。 另一个关键的除垢助推器是埋地动力轨(BPR)。 埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。
将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。 Imec设想将Forksheet作为下一代设备。 通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。 与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。 最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。
趋势2: 在固定功率下，逻辑性能的提高会慢下来
有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。 但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。
世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。 上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。 此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。
二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。 其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。 模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。 为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。 我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。
除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。 为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。 我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。 半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)
允许我们增加宽高比的金属线(以降低电阻)。 同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。
趋势3:3D技术使更多的异构集成成为可能
在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。 这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。 随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。 一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。 最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。 在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。
在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。 为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。 这个框架可评估特定技术对系统级性能的影响。 例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?
为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。 我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。
通过3D集成技术实现异质集成。 我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。 这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。 这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。 使用混合铜键合也可以将模具直接与硅结合。 我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。
由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。 对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。 这种演变也可以满足更多芯片的多样化和定制化需求。
趋势4:NAND和DRAM被推到极限;非易失性存储器正在兴起
内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。 2021年后，这个市场有望再次开始增长。 新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。
NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。 当今最先进的NAND产品具有128层存储能力。 由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。 Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。 我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。 我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。 作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。
对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。 三星最近宣布EUV DRAM产品将用于10nm (1a)级。 除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。
在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。 每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。 为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。
趋势5:边缘人工智能芯片行业崛起
边缘 AI预计在未来五年内将实现100%的增长。 与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。 物联网设备与一个相对靠近边缘服务器进行无线通信。 该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。
与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。 它还提供了响应速度和减少云服务器工作负载的优点。 想象一下，一辆需要基于人工智能做出决定的自动 汽车 。 由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。 考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。
今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。 对于物联网的实现，将需要更高的效率。 Imec的目标是证明推理效率在10.000个Tops /W。
通过研究模拟内存计算架构，我们正在开发一种不同的方法。 这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。 使用模拟内存计算，节省了来回移动数据的大量能量。 2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。 为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。
硅通孔技术失效原因
受热力度过大。 受热力度过大会导致硅通孔技术失效。 硅通孔是一种穿透硅晶圆或芯片的垂直互连。 硅通孔技术技术是一项高密度封装技术，正在逐渐取代2022年工艺比较成熟的引线键合技术，被认为是第四代封装技术。